Université de Rennes 1 Architecture FPGA améliorée et flot de conception pour une reconfiguration matérielle en ligne efficace Enhanced FPGA Architecture and CAD Flow for Efficient Runtime Hardware Reconfiguration Reconfiguration (informatique)Réseaux logiques programmables par l'utilisateurConception assistée par ordinateurLangages de description de matériel informatiqueArchitecture -- Informatique Dynamic reconfigurationFPGACAD toolshardware task relocationsystem design Reconfiguration (informatique) Thèses et écrits académiques Réseaux logiques programmables par l'utilisateur Thèses et écrits académiques Conception assistée par ordinateur Thèses et écrits académiques Langages de description de matériel informatique Thèses et écrits académiques Architecture -- Informatique Les capacités d'auto-reconfiguration des architectures FPGA modernes ouvrent la voie à des applications dynamiques capables d'adapter leur fonctionnement pour répondre à des évènements ponctuels. Les flots de reconfiguration des architectures commerciales sont aujourd'hui aboutis mais limités par des contraintes inhérentes à la complexité de ces circuits. Dans cette thèse, plusieurs contributions sont avancées afin de proposer une architecture FPGA reconfigurable permettant le placement dynamique de tâches matérielles. Dans un premier temps, une représentation intermédiaire des données de configuration de ces tâches, indépendante de leur positionnement final, est présentée. Cette représentation permet notamment d'atteindre des taux de compression allant jusqu'à 11x par rapport à la représentation brute d'une tâche. Un flot de conception basé sur des outils de l'état de l'art accompagne cette représentation et génère des tâches relogeables à partir d'une description haut-niveau. Ensuite, le comportement en ligne de ce mécanisme est étudié. Deux algorithmes permettant le décodage de ces tâches et la génération en temps-réel des données de configuration propres à l'architectures son décrits. Par ailleurs, une amélioration du réseau d'interconnexion d'une architecture FPGA est proposée pour accroître la flexibilité du placement de tâches hétérogènes, avec une augmentation de 10% en moyenne du délai du chemin critique. Enfin, une alternative programmable aux mémoires de configuration de ces circuits est étudiée pour faciliter leur reconfiguration partielle. The self-reconfiguration capabilities of modern FPGA architectures pave the way for dynamic applications able to adapt to transient events. The CAD flows of modern architectures are nowadays mature but limited by the constraints induced by the complexity of FPGA circuits. In this thesis, multiple contributions are developed to propose an FPGA architecture supporting the dynamic placement of hardware tasks. First, an intermediate representation of these tasks configuration data, independent from their final position, is presented. This representation allows to compress the task data up to 11x with regard to its conventional raw counterpart. An accompanying CAD flow, based on state-of-the-art tools, is proposed to generate relocatable tasks from a high-level description. Then, the online behavior of this mechanism is studied. Two algorithms allowing to decode and create in real-time the conventional bit-stream are described. In addition, an enhancement of the FPGA interconnection network is proposed to increase the placement flexibility of heterogeneous tasks, at the cost of a 10% increase in average of the critical path delay. Eventually, a configurable substitute to the configuration memory found in FPGAs is studied to ease their partial reconfiguration. Electronic Thesis or DissertationText fr application/pdf1 : 6362 Kohttps://ecm.univ-rennes1.fr/nuxeo/site/esupversions/2ff81fa5-cde9-4252-ad18-fad016844362 Huriaux Christophe 1989-05-29 XX 194008312 c.huriaux@gmail.com 2015REN1S140 http://www.theses.fr/2015REN1S140 2015-12-02 Traitement du signal et télécommunications Université de Rennes 1thesis.degree.grantor_1 02778715X Doctorat non ouiSentieysOlivierintervenant_1061585920CourtayAntoineintervenant_2194008436 Mathématiques, informatique, signal, électronique et télécommunicationsecoleDoctorale_1 139007164 Université européenne de BretagnepartenaireRecherche_1 139075119 IRISA partenaireRecherche_2 026386909 ddc:004 SentieysOlivierCourtayAntoineUniversité de Rennes 1Sciences et technologie, médecine, pharmacie, odontologie, droit, économie, gestion, philosophieMathématiques, informatique, signal, électronique et télécommunicationsÉcole doctorale Mathématiques, informatique, signal, électronique et télécommunications (Rennes)Université européenne de Bretagne Pôle de recherche et d'enseignement supérieur de Bretagne IRISA ASCII PDF 6514492