| Minimising shared resource contention when scheduling real-time applications on multi-core architectures (Minimiser l’impact des communications lors de l’ordonnancement d’application temps-réels sur des architectures multi-cœurs) | ||
Rouxel, Benjamin - (2018-12-19) / Universite de Rennes 1 Minimising shared resource contention when scheduling real-time applications on multi-core architectures Langue : Anglais Directeur de thèse: Puaut, Isabelle; Derrien, Steven Laboratoire : IRISA Ecole Doctorale : MATHSTIC Thématique : Informatique | ||
Mots-clés : systèmes temps-réel, multi-cœurs, ordonnancement, contention, Temps réel (informatique), Microprocesseurs multi-coeurs, Ordonnancement (informatique) Résumé : Les architectures multi-cœurs utilisant des mémoire bloc-notes sont des architectures attrayantes pour l'exécution des applications embarquées temps-réel, car elles offrent une grande capacité de calcul. Cependant, les systèmes temps-réel nécessitent de satisfaire des contraintes temporelles, ce qui peut être compliqué sur ce type d'architectures à cause notamment des ressources matérielles physiquement partagées entre les cœurs. Plus précisément, les scénarios de pire cas de partage du bus de communication entre les cœurs et la mémoire externe sont trop pessimistes. Cette thèse propose des stratégies pour réduire ce pessimisme lors de l'ordonnancement d'applications sur des architectures multi-cœurs. Tout d'abord, la précision du pire cas des coûts de communication est accrue grâce aux informations disponibles sur l'application et l'état de l'ordonnancement en cours. Ensuite, les capacités de parallélisation du matériel sont exploitées afin de superposer les calculs et les communications. De plus, les possibilités de superposition sont accrues par le morcellement de ces communications. Résumé (anglais) : Multi-core architectures using scratch pad memories are very attractive to execute embedded time-critical applications, because they offer a large computational power. However, ensuring that timing constraints are met on such platforms is challenging, because some hardware resources are shared between cores. When targeting the bus connecting cores and external memory, worst-case sharing scenarios are too pessimistic. This thesis propose strategies to reduce this pessimism. These strategies offer to both improve the accuracy of worst-case communication costs, and to exploit hardware parallel capacities by overlapping computations and communications. Moreover, fragmenting the latter allow to increase overlapping possibilities. Identifiant : rennes1-ori-wf-1-11817 | ||
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